为计数器数据小于或等于该列锁存器的10位视频数据信号，偶数行的列选控制方式为:列选信号的选通时间为计数器数据大于该列锁存器的10位视频数据信号。比较结果决定选通时间大小，比较结果通过电平移位单元进行电平转换控制对应的奇数列选和偶数列选开关，将dac输出的模拟电压通过缓冲器buffer1和buffer2传输到相对应的像素单元中。同时，行扫描电路产生行扫描信号逐行选中像素阵列中要求被点亮的显示行。
[0026]芯片的主要工作时序如图2所示，tl阶段复位信号rst为低电平，电路进入复位阶段，t2阶段，rst为高电平，电路开始正常工作。一个行周期(奇数行，iths)内计数器模块从o开始计数到1023，输出到dac的控制信号为0000000000-1111111111。dac输出电压rampv从o到5v，再下一个行周期(偶数行)内计数器模块从1023开始计数到0，输出到dac的控制信号为1111111111-0000000000。dac输出电压rampv从5到0v。dac输出电压变化为:0v逐渐增大到5v再逐渐减小到0v，没有立即充电或者放电，从而减少了对dac驱动能力的要求，同时减小了功耗。
[0027]其中奇数行的列选控制方式为:列选信号的选通时间为计数器数据小于或等于该列锁存器的10位视频数据信号，偶数行的列选控制方式为:列选信号的选通时间为计数器数据大于该列锁存器的10位视频数据信号。比较结果决定选通时间大小，在一行时间内，m/2个奇数列比较器和m/2个偶数列比较器把比较结果通过电平移位同时传输给奇数列开关和偶数列开关，使相应的rampv电压传输到m列像素单元中。
[0028]图3是本发明的像素单元信号写入实施例，第一行第q列比较器输出信号compl有效时，compl通过奇数电平移位电路控制奇数列列选开关导通，10位dac输出经过buffer1输出到像素单元。当行选信号hsl有效时，开关管mpl导通，rampv相应的电压传到电容cl中，驱动管丽i产生驱动电流使oledl发光。第二行第q列比较器输出信号c0mp2有效时，c0mp2通过奇数电平移位电路控制奇数列列选开关导通，10位dac输出经过buffer1输出到像素单元。当行选信号hs2有效时，开关管mp2导通，rampv相应的电压传到电容c2中，驱动管mn2产生驱动电流使0led2发光。
[0029]如图3 (b)所示，第一行时，列选信号的选通时间为计数器数据小于或等于该列锁存器的10位视频数据信号，第一行第q列比较器输出的列选通信号为c0mp1，选通时间为tl，为计数器数据counter〈9:0>小于或等于该列锁存器的10位视频数据信号data〈9:0>的时间，在选通时间tl时相应的rampv电压vl传输到q列像素单元中。第二行时，列选信号的选通时间为计数器数据大于该列锁存器的10位视频数据信号，第q列比较器输出的列选通信号为c0mp2，选通时间为t2，为计数器数据counter〈9:0>大于该列锁存器的10位视频数据信号data〈9:0>的时间，在选通时间t2时相应的rampv电压vl传输到q列像素单元中。
[0030]本发明不局限于上述实施方式，凡是采用计数器模块从o开始计数到1023再到0，循环计数，奇数行的列选信号的选通时间为计数器数据小于或等于该列锁存器的10位视频数据信号，偶数行的列选信号的选通时间为计数器数据大于该列锁存器的10位视频数据信号。比较结果决定选通时间大小，并通过比较器控制列选开关实现对像素阵列充放电的结构，均应落在本发明保护范围之内。
[0031]本发明未涉及部分与现有技术相同或可采用现有技术加以实现。
【主权项】
1.一种新型硅基oled微显示驱动控制电路，它包括奇数列移位寄存器、奇数列锁存器、奇数列比较器、奇数列电平移位、奇数列选开关模块，偶数列移位寄存器、锁存器、偶数列比较器、偶数列电平移位、偶数列选开关模块，偶数列行驱动模块，dac模块主计数器模块，其特征是所述的奇数列移位寄存器模块的输入信号分别时钟信号pclk和10位视频信号数据；奇数列移位寄存器的输出端与奇数列锁存器的输入端连接，奇数列锁存器的另一个输入端连接行同步信号hs，奇数列锁存器的输出接奇数列比较器的输入，奇数列比较器的输出接奇数列电平移位的输入，奇数列电平移位的输出接奇数列开关，奇数列开关输出接oled阵列奇数列像素；偶数列移位寄存器模块的输入信号分别时钟信号pclk和10位视频信号数据；偶数列移位寄存器的输出端与偶数列锁存器的输入端连接，偶数列锁存器的另一个输入端连接行同步信号hs，偶数列锁存器的输出接偶数列比较器的输入，偶数列比较器的输出接偶数列电平移位的输入，偶数列电平移位的输出接偶数列开关，偶数列开关输出接oled阵列偶数列像素；计数器的输入接行同步信号hs、像素时钟pclk、复位信号rst，计数器的输出接奇数列比较器、偶数列比较器、10位dac，10位dac输出接buffer1和buffer2，行驱动模块输入接行同步信号hs，帧同步信号vs，行驱动模块输出接电平移位，电平移位输出接oled阵列。2.根据权利要求1所述的控制电路，其特征是所述的奇数列移位寄存器和偶数列移位寄存器均采用m/2个d触发器串行连接的形式，分别接收10位的图像数据信号，输出为m/2个10位位数据并行输出。3.根据权利要求1所述的控制电路，其特征是所述的奇数列锁存器和偶数列锁存器输入信号对应为奇数列移位寄存器和偶数列移位寄存器输出信号，时钟输入信号均为行扫描同步信号hs。4.根据权利要求1所述的控制电路，其特征是所述的奇数列比较器和偶数列比较器分别包括m/2个比较器单元，输入信号分别是奇数列锁存器和偶数列锁存器输出信号和计数器的输出信号； 比较器模块将10位的图像数据信号与计数器输出的10位信号相比较，比较结果输出到电平移位单元。5.根据权利要求1所述的控制电路，其特征是所述的奇数列电平移位和偶数列电平移位分别包括m/2个电平移位单元，将奇数列比较器和偶数列比较器输出结果电平从1.8v转换为5v。6.根据权利要求1所述的控制电路，其特征是所述的奇数列选开关和偶数列选开关模块分别包括m/2个列选开关单元。7.根据权利要求1所述的控制电路，其特征是所述的行扫描电路包括n个串行级联的d触发器；前一个d触发器输出端接下一个d触发器输入端，第一个d触发器输入信号包括行同步信号hs，帧同步信号vs。8.根据权利要求1所述的控制电路，其特征是所述的奇数列移位寄存器、奇数列锁存器、奇数列比较器、奇数列电平移位和奇数列选开关模块组成奇数列驱动控制电路，该奇数列驱动控制电路由10位dac、buffer1、奇数列选开关及奇数列电平移位组成，它输出的dac模拟电压用于驱动像素单元1和像素单元2 ;其中10位dac输出经过buffer1连接奇数列选开关，奇数列电平移位输入为comp1和comp2，奇数列电平移位输出信号控制奇数列选开关，p型mos管mp1的漏极与奇数列开关的输出、电容cp—端相连，p型m0s管mp1的源极与电容c1的一端、n型m0s管丽1的栅极相连，p型m0s管mp1的栅极与行选控制信号hs1相连，电容c2、电容cp的另一端与地gnd相连，n型m0s管丽1的漏极与电压vdd相连，n型m0s管丽1的源极与p型m0s管mp1_2的源极相连，p型m0s管mp1_2的漏极与0led阳极相连，p型m0s管mp1_2的栅极与地gnd相连，0led的阴极与vcom电压相连。9.一种新型的硅基0led微显示芯片的驱动方法，其特征是首先，使芯片移位寄存器从外部控制器接收10位的图像数据信号，通过移位寄存器的像素移位时钟上升沿触发，图像数据信号依次从移位寄存器的一端向另一端移位，在完成全部移位时，行同步信号到来；其次，锁存器在行同步信号到来的时候，把移位寄存器中的数据全部输入锁存器并寄存在锁存器中；第三，计数器模块从0计数到1023再到0，10位dac的输出电压与计数器输出信号相对应，先从最低电压上升到最高电压，然后从最高电压依次下降到最低电压，依次循环；第四，使奇数列和偶数列的数据同时传输，其中奇数行的列选控制方式为:列选信号的选通时间为计数器数据小于或等于该列锁存器的10位视频数据信号的时间；偶数行的列选控制方式为:列选信号的选通时间为计数器数据大于该列锁存器10位视频数据信号的时间。10.根据权利要求1所述的方法，其特征是所述的移位寄存器分为上下两部分，上面奇数列移位寄存器接收奇数列数据，下面偶数列移位寄存器接收偶数列数据，奇数列和偶数列同时工作。
【专利摘要】一种新型硅基oled微显示驱动控制电路及控制方法，其特征是奇数列移位寄存器和偶数列移位寄存器分别接收外部输入的10位的图像数据信号，在完成m/2次移位后把奇数列移位寄存器和偶数列移位寄存器数据分别全部输入到奇数列锁存器和偶数列锁存器中，同时计数器模块从0开始计数到1023再到0，循环计数，通过奇数列比较器模块和偶数列比较器模块将锁存器输出的10位的图像数据信号与计数器输出的10位信号相比较，通过上述比较输出比较结果控制像素单元的列选择开关，将dac输出的模拟电压传输到相对应的像素单元中。本发明的驱动方式避免了dac输出电压在最低电压和最高电压之间的突变，降低了对其驱动能力的要求，降低了系统功耗。
【ipc分类】g09g3/3225
【公开号】cn105355169
【申请号】cn201510824164
【发明人】杨淼, 张白雪, 任健雄, 秦昌兵, 曹允
【申请人】中国电子科技集团公司第五十五研究所
【公开日】2016年2月24日
【申请日】2015年11月24日