goa电路及液晶显示装置的制作方法-k8凯发

本发明涉及液晶显示器技术领域，尤其涉及一种goa电路及液晶显示装置。

背景技术：

液晶显示器以其高显示品质、价格低廉、携带方便等优点，成为在移动通讯设备、电脑、电视等的显示终端。目前普遍采用的电视液晶显示器的面板驱动技术逐渐趋向于采用阵列基板行驱动(gatedriveronarray，简称goa)技术，其运用平板显示面板的原有制程，将面板水平扫描线的驱动电路制作在显示区周围的基板上，goa技术能简化平板显示面板的制作工序，省去水平扫描线方向的绑定(bonding)工艺，可提升产能并降低产品成本，同时可以提升显示面板的集成度使之更适合制作窄边框或无边框显示产品，满足现代人们的视觉追求。

在液晶显示器中，每个像素具有一个薄膜晶体管(thinfilmtransistor，简称tft)，其栅极连接至扫描线，漏极连接至数据线，源极则连接至像素电极。在扫描线上施加足够的电压，会使得该条线上的所有薄膜晶体管打开，此时数据线上的显示信号电压写入像素，以控制不同液晶的透光度进而达到控制色彩的效果。

现有的goa电路通常包括级联的多个goa单元，每一级goa单元对应驱动一级水平扫描线。goa单元主要包括有上拉电路(pull-uppart)、上拉控制电路(pull-upcontrolpart)，下传电路(transferpart)、下拉电路(keypull-downpart)和下拉维持电路(pull-downholdingpart)，以及负责电位抬升的自举(boast)电容。其中，上拉电路主要负责将时钟信号(clock)输出为栅极(gate)信号；上拉控制电路负责控制上拉电路的打开时间，一般连接前面级goa单元传递过来的下传信号或者gate信号；下拉电路负责在第一时间将gate信号拉低为低电位，即关闭gate信号；下拉维持电路则负责将gate输出信号和上拉电路的gate信号维持在关闭状态，通常有两个下拉维持模块交替作用；自举电容(cboast)则负责q点的二次抬升，这样有利于上拉电路的g(n)输出。

如图1所示，在现有技术中，用于平板显示的goa电路的一种多级连接方法，其中，第一低频时钟信号lc1、第二低频时钟信号lc2、直流低电压vss、及4个高频时钟信号ck1～ck4的金属线放置于面板左右两侧各级goa电路的外围。数个提供数据信号的数据线，数个提供扫描信号的扫描线，数个像素p阵列排布，每一像素p电性连接于一条数据线及一条扫描线；数个移位寄存器依序排列s(n-3)(图中未示出)、s(n-2)(图中未示出)、s(n-1)(图中未示出)、s(n)(图中未示出)，每一移位寄存器分别输出一栅极信号，以扫描显示装置中对应的扫描线(gateline)，各移位寄存器分别电性连接第一低频时钟信号lc1、第二低频时钟信号lc2、直流低电压vss以及四个高频时钟信号ck1～ck4中的一个高频时钟信号。具体地，第n级goa电路分别接受第一低频时钟信号lc1、第二低频时钟信号lc2、直流低电压vss、高频时钟信号ck1～ck4中的1个高频时钟信号、第n-2级goa电路产生的g(n-2)信号和启动信号st(n-2)、第n 2级goa电路产生的g(n 2)信号，并产生g(n)、st(n)和q(n)信号。

图2所示为外界条件恶化时的q点电压，从图2可知，q点电压不能维持(如图2中a处所示)，进而会影响到goa电路的驱动性能。

技术实现要素：

本发明提供一种goa电路及液晶显示装置，用以解决现有技术中的goa电路的q点电压不能维持，从而影响goa电路的驱动性能的技术问题。

本发明一方面提供一种goa电路，包括多个级联的goa子电路，每个goa子电路包括上拉控制单元、上拉单元、下传单元、下拉单元、下拉维持单元和自举单元；

其中，上拉控制单元与第一信号输入端、第二信号输入端及第一节点连接，用于在第一信号输入端的控制下将第二信号输入端的电压信号输出至第一节点上；

上拉单元与高频时钟信号输入端、第一信号输出端及第一节点连接，用于将高频时钟信号输入端的时钟信号输入至第一信号输出端；

下传单元与高频时钟信号输入端、第一节点及第二信号输出端相连，用于为另一级goa子电路的第二信号输入端提供电压信号；

下拉维持单元与第一节点、直流低电压输入端、第一低频时钟信号输入端、第二低频时钟信号输入端及第一信号输出端相连，用于将第一信号输出端的输出信号维持在低电位状态；

自举单元与第一节点及第一信号输出端相连，用于抬升第一节点处的电压；

下拉单元包括第一薄膜晶体管、第二薄膜晶体管和第三薄膜晶体管，其中，第一薄膜晶体管的第一极、第二极和栅极分别与第一节点、第二薄膜晶体管的第一极及第三信号输入端一一对应连接；第二薄膜晶体管的第二极、栅极分别与直流低电压输入端、第三信号输入端一一对应连接；第三薄膜晶体管的第一极、第二极和栅极分别与第一信号输出端、直流低电压输入端及第三信号输入端一一对应连接。

进一步的，上拉控制单元包括第四薄膜晶体管和第五薄膜晶体管；

其中，第四薄膜晶体管的第一极、第二极和栅极分别与第一信号输入端、第五薄膜晶体管的第一极和第二信号输入端一一对应连接；

第五薄膜晶体管的第二极和栅极分别与第一节点和第二信号输入端一一对应连接。

进一步的，下拉维持单元包括第一下拉维持电路和第二下拉维持电路；

其中，第一下拉维持电路与第一节点、直流低电压输入端、第一低频时钟信号输入端及第一信号输出端相连，用于将第一信号输出端的输出信号维持在低电位状态；

第二下拉维持电路与第一节点、直流低电压输入端、第二低频时钟信号输入端及第一信号输出端相连，用于将第一信号输出端的输出信号维持在低电位状态。

进一步的，第一下拉维持电路包括第六薄膜晶体管、第七薄膜晶体管、第八薄膜晶体管、第九薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管及第十二薄膜晶体管；

其中，第六薄膜晶体管的第一极、第二极和栅极分别与第一节点、第七薄膜晶体管的第一极和第十一薄膜晶体管的第一极一一对应连接；

第七薄膜晶体管的第二极和栅极分别与直流低电压输入端和第十一薄膜晶体管的第一极一一对应连接；

第八薄膜晶体管的第一极、第二极和栅极分别与第一信号输出端、直流低电压输入端和第十一薄膜晶体管的第一极一一对应连接；

第九薄膜晶体管的第一极和栅极均与第一低频时钟信号输入端连接，第九薄膜晶体管的第二极与第十二薄膜晶体管的第一极连接；

第十薄膜晶体管的第一极、第二极和栅极分别与第一低频时钟信号输入端、第十一薄膜晶体管的第一极和第十二薄膜晶体管的第一极一一对应连接；

第十一薄膜晶体管的第二极和栅极分别与直流低电压输入端和第一节点一一对应连接；

第十二薄膜晶体管的第二极和栅极分别与直流低电压输入端和第一节点一一对应连接。

进一步的，第二下拉维持电路包括第十三薄膜晶体管、第十四薄膜晶体管、第十五薄膜晶体管、第十六薄膜晶体管、第十七薄膜晶体管、第十八薄膜晶体管及第十九薄膜晶体管；

其中，第十三薄膜晶体管的第一极、第二极和栅极分别与第一节点、第十四薄膜晶体管的第一极和第十八薄膜晶体管的第一极一一对应连接；

第十四薄膜晶体管的第二极和栅极分别与直流低电压输入端和第十八薄膜晶体管的第一极一一对应连接；

第十五薄膜晶体管的第一极、第二极和栅极分别与第一信号输出端、直流低电压输入端和第十八薄膜晶体管的第一极一一对应连接；

第十六薄膜晶体管的第一极和栅极均与第二低频时钟信号输入端连接，第十六薄膜晶体管的第二极与第十九薄膜晶体管的第一极连接；

第十七薄膜晶体管的第一极、第二极和栅极分别与第二低频时钟信号输入端、第十八薄膜晶体管的第一极和第十九薄膜晶体管的第一极一一对应连接；

第十八薄膜晶体管的第二极和栅极分别与直流低电压输入端和第一节点一一对应连接；

第十九薄膜晶体管的第二极和栅极分别与直流低电压输入端和第一节点一一对应连接。

进一步的，下传单元包括第二十薄膜晶体管，第二十薄膜晶体管的第一极、第二极和栅极分别与高频时钟信号输入端、第二信号输出端和第一节点一一对应连接。

进一步的，上拉单元包括第二十一薄膜晶体管，第二十一薄膜晶体管的第一极、第二极和栅极分别与高频时钟信号输入端、第一信号输出端和第一节点一一对应连接。

进一步的，自举单元包括电容，电容的第一端与第一节点相连，电容的第二端与第一信号输出端相连。

进一步的，第一极为漏极，第二极为源极。

本发明另一方面提供一种液晶显示装置，包括上述的goa电路。

在本发明提供的goa电路及液晶显示装置中，下拉单元中采用第一薄膜晶体管与第二薄膜晶体管串联的方式，这种方式降低了goa电路中q点处(即第一节点m处)的漏电流，并且由于第一薄膜晶体管与第二薄膜晶体管串联，使得第一薄膜晶体管或第二薄膜晶体管上承载的电压减小，在一定程度上减弱了第一薄膜晶体管或第二薄膜晶体管的恶化速度，提高了其使用寿命，从而提升了恶劣环境下goa电路的稳定性，也增强了液晶面板的可靠性。

附图说明

在下文中将基于实施例并参考附图来对本发明进行更详细的描述。其中：

图1为现有技术中的goa多级驱动架构示意图；

图2为现有技术中的goa电路q点处的电压波形图；

图3为本发明实施例提供的goa子电路的结构示意图；

图4为本发明实施例提供的各信号时序图；

图5为本发明实施例提供的goa电路q点处的电压波形图。

在附图中，相同的部件使用相同的附图标记。附图并未按照实际的比例绘制。

具体实施方式

下面将结合附图对本发明作进一步说明。

图3为本发明实施例提供的goa子电路的结构示意图，如图3所示，本发明实施例提供一种goa电路，包括多个级联的goa子电路，每个goa子电路包括上拉控制单元1、上拉单元2、下传单元3、下拉单元4、下拉维持单元5和自举单元6。

一般的，goa电路包括有启动信号stv，第一低频时钟信号lc1、第二低频时钟信号lc2、直流低电压vss、及4个高频时钟信号ck1～ck4。启动信号用于启动goa的前2级的t11，以及下拉最后两级的t31和t41，低频信号lc1和lc2交替的进行goa电路的下拉维持，goa电路主要为在gate信号处于关闭状态时，保持gn处于稳定的低电位，同时扫描线所需的gn信号主要通过四个高频信号中的一个输出高电平，使显示面板的栅极信号可以很好地打开，以控制数据(data)信号输入像素中的薄膜晶体管中，从而使像素可以正常充放电。

在本实施例中，设置有4个高频时钟信号，分别用ck1-ck4表示，当然高频时钟信号也可以设置为其他个数，在此不做限定。因此，第n级goa子电路分别接受第一低频时钟信号lc1、第二低频时钟信号lc2、直流低电压信号vss、高频时钟信号ck1-ck4中的一个、第n-2级goa子电路产生的第n-2级栅极信号g(n-2)(由第n-2级goa子电路的第一信号输出端o1输出)和第n-2级启动信号st(n-2)(由第n-2级goa子电路的第二信号输出端o2输出)及第n 2级goa子电路产生的第n 2级栅极信号g(n 2)(由第n 2级goa子电路的第一信号输出端o1输出)，并产生第n级栅极信号g(n)、第n级下传信号st(n)(即第n 2级goa子电路的启动信号st(n))和第一节点m处的第n级第一节点输出信号q(n)。

在本实施例中，以第n级goa子电路为例进行说明，其中，第一信号输入端i1提供的信号为第n-2级goa子电路产生的第n-2级栅极信号g(n-2)；第二信号输入端i2提供的信号为第n-2级goa子电路产生的第n-2级下传信号st(n-2)；第三信号输入端i3提供的信号为第n 2级goa子电路产生的第n 2级栅极信号g(n 2)。第一信号输出端o1输出的信号为第n级goa子电路产生的第n级栅极信号g(n)，第一信号输出端o1与扫描线连接，以将第n级栅极信号g(n)提供给第n级扫描线；第二信号输出端o2输出的信号为第n级goa子电路产生的第n级下传信号st(n)；第一节点m输出的信号为第n级goa子电路产生的第n级第一节点输出信号q(n)。第一低频时钟信号输入端i7提供第一低频时钟信号lc1；第二低频时钟信号输入端i8提供第二低频时钟信号lc2；直流低电压输入端i9提供直流低电压信号vss；高频时钟信号输入端i5提供高频时钟信号ck1-ck4中的一个。在本实施例中，对于前2级的goa子电路的第一信号输入端i1和最后2级的goa子电路的第三信号输入端i3，对其提供外部启动信号stv。图4为上述的各信号时序图，图4中ck(1)、ck(2)、ck(3)和ck(4)分别表示ck1信号、ck2信号、ck3信号和ck4信号。

其中，上拉控制单元1与第一信号输入端i1、第二信号输入端i2及第一节点m连接，用于在第一信号输入端i1的控制下将第二信号输入端i2的电压信号输出至第一节点m上。上拉单元2与高频时钟信号输入端i4、第一信号输出端o1及第一节点m连接，用于将高频时钟信号输入端i4的时钟信号输入至第一信号输出端o1。

下传单元3与高频时钟信号输入端i4、第一节点m及第二信号输出端o2相连，用于为另一级goa子电路的第二信号输入端i2提供电压信号。

下拉维持单元5与第一节点m、直流低电压输入端i9、第一低频时钟信号输入端i7、第二低频时钟信号输入端i8及第一信号输出端o1相连，用于将第一信号输出端o1的输出信号维持在低电位状态。

自举单元6与第一节点m及第一信号输出端o1相连，用于抬升第一节点m处的电压。

下拉单元4包括第一薄膜晶体管t41’、第二薄膜晶体管t41和第三薄膜晶体管t31，其中，第一薄膜晶体管t41’的第一极、第二极和栅极分别与第一节点m、第二薄膜晶体管t41的第一极及第三信号输入端i3一一对应连接；第二薄膜晶体管t41的第二极、栅极分别与直流低电压输入端i9、第三信号输入端i3一一对应连接；第三薄膜晶体管t31的第一极、第二极和栅极分别与第一信号输出端o1、直流低电压输入端i9及第三信号输入端i3一一对应连接。下拉单元4用于将第n级栅极信号g(n)拉低为低电位，即关闭第n级栅极信号g(n)。

在本实施例提供的goa电路中，下拉单元4中采用第一薄膜晶体管t41’与第二薄膜晶体管t41串联的方式，即第一薄膜晶体管t41’的第一极、第二极和栅极分别与第一节点m、第二薄膜晶体管t41的第一极及第三信号输入端i3一一对应连接，第二薄膜晶体管t41的第二极、栅极分别与直流低电压输入端i9、第三信号输入端i3一一对应连接，这种方式降低了goa电路中q点处(即第一节点m处)的漏电流，并且由于第一薄膜晶体管t41’与第二薄膜晶体管t41串联，使得第一薄膜晶体管t41’或第二薄膜晶体管t41上承载的电压减小，在一定程度上减弱了第一薄膜晶体管t41’或第二薄膜晶体管t41的恶化速度，提高了其使用寿命，从而提升了恶劣环境下goa电路的稳定性，增强了液晶面板的可靠性。

在本发明一个具体实施例中，上拉控制单元1包括第四薄膜晶体管t11和第五薄膜晶体管t11’；其中，第四薄膜晶体管t11的第一极、第二极和栅极分别与第一信号输入端i1、第五薄膜晶体管t11’的第一极和第二信号输入端i2一一对应连接；第五薄膜晶体管t11’的第二极和栅极分别与第一节点m和第二信号输入端i2一一对应连接。

上述上拉控制单元1中第四薄膜晶体管t11和第五薄膜晶体管t11’也采用串联方式进行连接，从而进一步降低了goa电路中q点处的漏电流，并且由于第四薄膜晶体管t11和第五薄膜晶体管t11’串联，使得第四薄膜晶体管t11或第五薄膜晶体管t11’上承载的电压减小，在一定程度上减弱了第四薄膜晶体管t11或第五薄膜晶体管t11’的恶化速度，提高了其使用寿命，从而提升了恶劣环境下goa电路的稳定性，增强了液晶面板的可靠性。

在本发明一个具体实施例中，下拉维持单元5包括第一下拉维持电路51和第二下拉维持电路52；其中，第一下拉维持电路51与第一节点m、直流低电压输入端i9、第一低频时钟信号输入端i7及第一信号输出端o1相连，用于将第一信号输出端o1的输出信号维持在低电位状态；第二下拉维持电路52与第一节点m、直流低电压输入端i9、第二低频时钟信号输入端i8及第一信号输出端o1相连，用于将第一信号输出端o1的输出信号维持在低电位状态。第一低频时钟信号输入端i7提供的第一低频时钟信号lc1和第二低频时钟信号输入端i8提供的第二低频时钟信号lc2交替的进行goa子电路的下拉维持，以将栅极信号和上拉单元2的输出信号维持在关闭状态。

在本发明另一个具体实施例中，第一下拉维持电路51包括第六薄膜晶体管t42’、第七薄膜晶体管t42、第八薄膜晶体管t32、第九薄膜晶体管t51、第十薄膜晶体管t53、第十一薄膜晶体管t54及第十二薄膜晶体管t52；其中，第六薄膜晶体管t42’的第一极、第二极和栅极分别与第一节点m、第七薄膜晶体管t42的第一极和第十一薄膜晶体管t54的第一极一一对应连接；第七薄膜晶体管t42的第二极和栅极分别与直流低电压输入端i9和第十一薄膜晶体管t54的第一极一一对应连接；第八薄膜晶体管t32的第一极、第二极和栅极分别与第一信号输出端o1、直流低电压输入端i9和第十一薄膜晶体管t54的第一极一一对应连接；第九薄膜晶体管t51的第一极和栅极均与第一低频时钟信号输入端i7连接，第九薄膜晶体管t51的第二极与第十二薄膜晶体管t52的第一极连接；第十薄膜晶体管t53的第一极、第二极和栅极分别与第一低频时钟信号输入端i7、第十一薄膜晶体管t54的第一极和第十二薄膜晶体管t52的第一极一一对应连接；第十一薄膜晶体管t54的第二极和栅极分别与直流低电压输入端i9和第一节点m一一对应连接；第十二薄膜晶体管t52的第二极和栅极分别与直流低电压输入端i9和第一节点m一一对应连接。

在上述第一下拉维持电路中，第六薄膜晶体管t42’与第七薄膜晶体管t42串联，进一步降低了goa电路中q点处的漏电流，并且由于第六薄膜晶体管t42’与第七薄膜晶体管t42串联，使得第六薄膜晶体管t42’或第七薄膜晶体管t42上承载的电压减小，在一定程度上减弱了第六薄膜晶体管t42’或第七薄膜晶体管t42的恶化速度，提高了其使用寿命，从而提升了恶劣环境下goa电路的稳定性，增强了液晶面板的可靠性。

在本发明又一个具体实施例中，第二下拉维持电路52包括第十三薄膜晶体管t43’、第十四薄膜晶体管t43、第十五薄膜晶体管t33、第十六薄膜晶体管t61、第十七薄膜晶体管t63、第十八薄膜晶体管t64及第十九薄膜晶体管t62；其中，第十三薄膜晶体管t43’的第一极、第二极和栅极分别与第一节点m、第十四薄膜晶体管t43的第一极和第十八薄膜晶体管t64的第一极一一对应连接；第十四薄膜晶体管t43的第二极和栅极分别与直流低电压输入端i9和第十八薄膜晶体管t64的第一极一一对应连接；第十五薄膜晶体管t33的第一极、第二极和栅极分别与第一信号输出端o1、直流低电压输入端i9和第十八薄膜晶体管t64的第一极一一对应连接；第十六薄膜晶体管t61的第一极和栅极均与第二低频时钟信号输入端i8连接，第十六薄膜晶体管t61的第二极与第十九薄膜晶体管t62的第一极连接；第十七薄膜晶体管t63的第一极、第二极和栅极分别与第二低频时钟信号输入端i8、第十八薄膜晶体管t64的第一极和第十九薄膜晶体管t62的第一极一一对应连接；第十八薄膜晶体管t64的第二极和栅极分别与直流低电压输入端i9和第一节点m一一对应连接；第十九薄膜晶体管t62的第二极和栅极分别与直流低电压输入端i9和第一节点m一一对应连接。

在上述第二下拉维持电路中，第十三薄膜晶体管t43’与第十四薄膜晶体管t43串联，进一步降低了goa电路中q点处的漏电流，并且由于第十三薄膜晶体管t43’与第十四薄膜晶体管t43串联，使得第十三薄膜晶体管t43’或第十四薄膜晶体管t43上承载的电压减小，在一定程度上减弱了第十三薄膜晶体管t43’或第十四薄膜晶体管t43的恶化速度，提高了其使用寿命，从而提升了恶劣环境下goa电路的稳定性，增强了液晶面板的可靠性。如图5所示的goa电路中q点处波形图，从图5中可知，本实施例中提供的goa电路实现了q点电压维持，如图5中b处所示。

在本发明一个具体实施例中，下传单元3包括第二十薄膜晶体管t22，第二十薄膜晶体管t22的第一极、第二极和栅极分别与高频时钟信号输入端i4、第二信号输出端o2和第一节点m一一对应连接。下传单元3用于为另一级goa子电路的第二信号输入端i2提供电压信号，即从下传单元3的第二信号输出端o2输出的信号作为另一级goa子电路的启动信号。

在本发明一个具体实施例中，上拉单元2包括第二十一薄膜晶体管t21，第二十一薄膜晶体管t21的第一极、第二极和栅极分别与高频时钟信号输入端i4、第一信号输出端o1和第一节点m一一对应连接。上拉单元2主要负责将高频时钟信号输入端i4输入的高频时钟信号ck(为ck1-ck4中的一个)输出为第n级栅极信号g(n)。

在本发明一个具体实施例中，自举单元6包括电容cb，电容cb的第一端与第一节点m相连，电容cb的第二端与第一信号输出端o1相连。

上述各薄膜晶体管中的第一极为漏极，第二极为源极。

本发明实施例还提供一种液晶显示装置，包括上述实施例中的goa电路。

虽然已经参考优选实施例对本发明进行了描述，但在不脱离本发明的范围的情况下，可以对其进行各种改进并且可以用等效物替换其中的部件。尤其是，只要不存在结构冲突，各个实施例中所提到的各项技术特征均可以任意方式组合起来。本发明并不局限于文中公开的特定实施例，而是包括落入权利要求的范围内的所有技术方案。